当产生门控时钟的组合逻辑超过一级时,证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象,但实际上仍然可能存在着危险。通常,我们不应该用多级组合逻辑去钟控PLD设计中的触发器。
您还没有安装flash播放器,请点击这里安装
0
已有0人评价 浏览:233次 下载:15次 贡献者: rankong 标签:FPGA 分类: 电子工程
0页 0财富值